에이아이오- AIO

RTL/IP 설계업무

• NAND 스토리지(SD, SSD, eMMC) 컨트롤러 개발
• 양산 프로젝트를 통한 Full chip/ block 레벨 timing closure설계 및 구현
• RTL, synthesis and physical implementation
• Timing verification and closure
• Generation of block and full chip timing constraints

필수사항

• Verilog RTL Coding & Simulation 가능자
• Cadence IUS (NC-Verilog, NC-sim) 가능자
• RTL 합성 및 Timing 분석 가능자
• ARM 기반 Test Firmware 작성 가능자
• Verilog HDL 설계(ISP Algorithm, ARM 플랫폼 설계 및 검증)
• BUS, Memory Controller, SATA, MIPI 등 SoC 향 주요 IP 설계 및 Integration
• Simulation Environment (Testbench, PSL, Verification IP)

우대사항

• NAND Storage (SD, SSD, eMMC ) IP 경험
• Chip  개발 양산 경험
• Block & Full Chip Level  설계 합성 타이밍 Closure
• script language (Perl/shell/tcl) 가능
• Computer architecture 능통자
• System / Verilog / UVM 경험
• CPU 설계 경험

자격요건

• 경력사항: 신입, 경력(연차무관)
• 학력사항: 대졸 이상(4년)
• 직무기술 : 기술연구소